Cadence PCB设计高级培训班（TSCDG501）

Cadence培训高级班将首先让您了解这些问题产生的机理，并掌握其解决方法；然后讲解并上机练习Cadence的高速 PCB设计与仿真工具SPECCTRAQuest的使用。
课程概述
老师简介
课程大纲
课程背景
高速PCB设计的潮流已经滚滚而来，如何预防PCB板上出现的信号反射、串扰、电源/地平面干扰、时序匹配以及电磁兼容性等一系列新问题好象突然间挡在了您的面前。如何应对新的设计挑战？Cadence培训高级班将首先让您了解这些问题产生的机理，并掌握其解决方法；然后讲解并上机练习Cadence的高速 PCB设计与仿真工具SPECCTRAQuest的使用。使您在硬件设计过程中，能够达到“设计即正确”的目的。
教材
◆ 《华清远见Cadence PCB设计高级班培训讲义》
新优惠
◆团体报名优惠措施：两人95折优惠，三人或三人以上9折优惠
◆同时报选《Cadence PCB设计初级班》，即享受500元优惠！
实验环境
为了保证培训效果，增加互动环节，我们坚持小班授课，每期报名人数限15人，多余人员安排到下一期进行。
学时费用
◆ 课时：共3天，每天6学时，总计18学时
◆ 费用（含教材费）：3000元
◆ 培训证书：培训合格学员可获工业和信息化部《信息技术应用技能Cadence设计工程师认证证书》（认证费500元）
◆ 外地学员：代理安排食宿（需提前预定）
质量保证
1、培训过程中，如有部分内容理解不透或消化不好，可免费在下期培训班中重听；
2、培训结束后免费提供一个月的技术支持，充分保证培训后出效果；
3、培训合格学员可享受免费推荐就业机会。

葛老师

嵌入式顶尖级导师
华清远见高级讲师，长期从事教学与科研工作，主要研究方向包括网络通信、视频/图像处理、数据库等。具有15年的硬件设计经验，尤其是近6年来一直从事相关领域的高速DSP系统硬、软件和FPGA开发经验数字电路设计工作，具有非常丰富的高速PCB设计经验。精通TI公司的C6000、ADI公司的TigerSHarc-201等系列高速DSP，成功开发了多个高速DSP和FPGA结合的高难度项目，尤其擅长多处理器系统的开发，熟悉多种图像/视频压缩算法，在计算机学报等刊物上发表论文20余篇。 【葛老师授课视频】
Day 第一天

  • 1、高速PCB设计中的理论基础

    传输线理论、信号完整性（反射、串扰、过冲、地弹、振铃等）、电磁兼容性和时序匹配等等。

  • 2、SPECCTRAQuest设计流程

    2.1 Pre-Placement
    2.2 Board Setup Requirements for Extracting and Applying Topologies
    2.3 Database Setup Advisor
    —Cross-Section
    —DC Nets
    —DC Voltages
    —Device Setup
    —SI Models
    —SI Audit

  • 3、拓扑结构的抽取与仿真 Extracting and Simulating Topologies

    3.1 Pre-Route Extraction Setup—Default Model Selection
    3.2 Pre-Route Extraction Setup—Unrouted Interconnect
    3.3 Pre-Route Template Extraction
    3.4 SQ Signal Explorer Expert
    3.5 Analysis Preferences
    3.6 SigWave
    3.7 Delay Measurements
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Day 第二天

  • 4、确定和施加约束 Determining and Adding ConstraintsSolution

    4.1 Solution SpaceAnalysis: Step 1 to 6
    4.2 Parametric Sweeps
    4.3 Constraints
    Topology Template Constraints
    Switch/Settle Constraints
    Assigning the Prop Delay Constraints
    Impedance Constraint
    Relative Propagation Delay Constraint
    Diff Pair Constraints
    Max Parallel Constraint
    Wiring Constraint
    User-Defined Constraint
    Signal Integrity Constraints
    4.4 Usage of Constraints Defined in Topology Template

  • 5、模板应用和基于约束的布局

    Template Applications and Constraint-Driven Placement
    5.1 Creating a Topology
    5.2 Wiring the Topology
    5.3 TLines and Trace Models
    5.4 Coupled Traces
    5.5 RLGC Matrix of Coupled Trace Models
    5.6 Crosstalk Simulation in SQ Signal Explorer Expert
    5.7 Simulating with Coupled-Trace Models
    5.8 Sweep Simulation Results with Coupled-Trace Models
    5.9 Extracting a Topology Using the Constraint Manager
    5.10 Electrical Constraint Set
    5.11 Applying Electrical CSet
    5.12 Worksheet Analysis
    5.13 Spacing and Physical Rule Sets
    5.14 Electrical Rule Set
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Day 第三天

  • 6、基于约束的布线 Constraint-Driven Routing

    6.1 Manual Routing
    6.2 Routing with the SPECCTRA Smart Route
    6.3 Driving Constraints in Routing

  • 7、布线后的DRC检查和分析 Post-Route DRC and Analysis

    7.1 Post-Route Analysis
    7.2 SigNoise
    7.3 Reflection Simulation
    7.4 Reflection Waveform Analysis
    7.5 Comprehensive Simulation
    7.6 Crosstalk Simulation
    7.7 Crosstalk Analysis
    7.8 Simultaneous Switching Noise Simulation
    7.9 SSN Waveform Analysis
    7.10 System-Level Analysis
    7.11 A Complete Design Link
    7.12 Initialize Design Link

  • 8、差分信号设计 Differential Pair Design Exploration

    8.1 Types of Differential Pairs in SPECCTRAQuest
    8.2 Create Differential Pair Using SPECCTRAQuest
    8.3 Create Differential Pair Using Constraint Manager
    8.4 Assigning Differential Pair Signal Models
    8.5 Preference to Extract Unrouted Differential Pair Topology
    8.6 Extracting Unrouted Differential Pair Topology
    8.7 Custom Stimulus to Analyze Differential Pair Topology
    8.8 Differential Pair Topology Analysis
    8.9 Coupled Trace Model and Differential Pair Topology
    8.10 Layout Cross-section Editor
    8.11 Differential Pair Constraints
    8.12 Differential Pair Constraints in the Constraint Manager
    8.13 Differential Pair Analysis in the Constraint Manager
    8.14 Post Route Extraction
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